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DS700PP1
15
CS53L21
7. After powering up the CS53L21, RESET should be held low after the power supplies and clocks are
settled.
8. See “Example System Clock Frequencies” on page 57 for typical MCLK frequencies.
9. See“Master” on page 30.
10. “MCLK” refers to the external master clock applied.
Master Mode (Note 9)
Output Sample Rate (LRCK)
All Speed Modes
(Note 10)
Fs
-Hz
LRCK Duty Cycle
45
55
%
SCLK Frequency
1/tP
-
64Fs
Hz
SCLK Duty Cycle
45
55
%
LRCK Edge to SDOUT MSB Output Delay
td(MSB)
-52
ns
SDOUT Setup Time Before SCLK Rising Edge
ts(SDO-SK)
20
-
ns
SDOUT Hold Time After SCLK Rising Edge
th(SK-SDO)
30
-
ns
Parameters
Symbol
Min
Max
Units
MCLK
128
-----------------
th(SK-SDO)
//
MSB
MSB-1
LRCK
SCLK
SDOUT
td(MSB)
ts(LK-SK)
tP
ts(SDO-SK)
Figure 3. Serial Audio Interface Slave Mode Timing
th(SK-SDO)
//
MSB
MSB-1
LRCK
SCLK
SDOUT
td(MSB)
tP
ts(SDO-SK)
Figure 4. Serial Audio Interface Master Mode Timing
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